（原标题：3D NAND，1000层）
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据Xtech Nikkei报谈，Kioxia 首席技艺官 (CTO) Hidefumi Miyajima 示意，该公司操办到 2031 年批量坐蓐卓绝 1，000 层的 3D NAND 内存。在东京城市大学举行的第 71 届应用物理学会春季会议上的演讲中，Miyajima 磋磨了在 3D NAND 器件中完竣卓绝 1000 层的技艺挑战和贬责决策。
增多 3D NAND 器件中的有源层数目是现时提高闪存纪录密度的最好措施，因此总计 3D NAND 制造商都接力每 1.5 到 2 年就推出新的工艺节点来完竣这一指标。每个新节点都会带来一些挑战，因为 3D NAND 制造商必须增多层数并横向和纵向收缩 NAND 单元。这个过程条件制造商在每个新节点都禁受新材料，这是一项要紧的研发挑战。
图1：NAND 闪存公司正在竞相开导通过高堆叠增多容量的技艺。
2013年前后，NAND Flash的容量栽植形貌从微型化转向分层化。现时，各家公司都在竞相量产200层以上的3D NAND（图1）。微型化的收敛是由于器件操作的物理收敛和光刻成本的增多，但关于堆叠而言，“怎样裁汰工艺成本已成为与光刻雷同大的问题。”
蚀刻工艺对制酿成本的影响迥殊大。3D NAND 的多层薄膜形成后，通过等离子蚀刻产生大量孔（存储孔），从顶层承接底层。该工艺是通过在孔中千里积氧化膜、氮化膜等来制造多层存储单元。
内存孔的直径约为100纳米，深度为数微米，因此大要快速、均匀地钻出大深宽比孔的蚀刻技艺至关遑急。每 300mm 晶圆上的存储孔数目达到数万亿个。
这种蚀刻工艺“大要需要一个小时。因为需要时刻，是以需要增多建设数目，使其成为（关于3D NAND）成本最高的工艺”。跟着堆叠层数的增多以及存储孔的深宽比的增多，蚀刻所需的时刻呈指数增长，从而增多了制酿成本。均匀加工难度的增多也往往是裁汰产量的一个要素。
因此，关于Kioxia的第8代产物，咱们莫得一次性构建218层，而是禁受了分两步构建的措施。但又增多了新的贫寒，比如需要将基层和表层的内存孔齐备对皆。
如今，Kioxia 最好的 3D NAND 器件是第八代 BiCS 3D NAND 存储器，具有 218 个有源层和 3.2 GT/s 接口（于 2023 年 3 月初次推出）。这一代引入了一种新颖的CBA（CMOS凯旋键合到阵列）架构，该架构波及使用最合适的工艺技艺单独制造3D NAND单元阵列晶圆和I/O CMOS晶圆并将它们键合在一谈。其收场是产物具有增强的位密度和纠正的 NAND I/O 速率，这确保了内存可用于构建最好的 SSD。
与此同期，Kioxia 偏激制造配结伴伴 Western Digital 尚未线路 CBA 架构的具体细节，举例 I/O CMOS 晶圆是否包括异常的 NAND 外围电路（如页缓冲器（page buffers）、读出放大器和电荷泵）。通过分歧坐蓐存储单元和外围电路，制造商不错为每个组件运用最高效的工艺技艺，跟着行业向串堆叠等措施发展，制造商将取得更多上风，串堆叠细目会用于 1，000 层 3D NAND。
值得看重的是，三星还瞻望将完竣量产级1000层3D NAND。笔据2022年9月的报谈，该公司现时正在谋略第 9 代和第 10 代 V-NAND 并进行原型谋略，与现时的技艺比拟，层密度合适增多。三星现时正在出货其第七代 176 层 V-NAND，并操办在本年年底前发布基于其第八代 230 层谋略的 V-NAND 芯片。后者禁受 512 Gb 芯片，密度将提高 42%。
但三星正着眼于密度的更大幅度跃升，并瞻望到 2030 年完竣 1，000 层 V-NAND 谋略。三星还不竭竭力于 QLC（四级单元）技艺，但愿在提高存储位的同期提高性能密度。
3D-NAND 的层数有收敛吗？
总结 2D NAND，它禁受平面架构，浮动栅极 (FG) 和外围电路相互相邻。2007年，跟着2D NAND的尺寸达到极限，东芝建议了3D NAND结构。
三星于 2013 年领先向市集推出了所谓的“V-NAND”。
3D 谋略引入了多晶硅和二氧化硅的瓜代层，并将浮动栅极替换为电荷陷坑闪存 (CTF)。这些区别既有技艺上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“拿获”在介电层内。由于制酿成本裁汰，CTF 谋略很快成为首选，但诚然不是独一的。
IBM 考虑员 Roman Pletka 指出：“尽管总计制造商都转向电荷陷坑单元架构，但我瞻望传统浮栅单元在昔时仍将施展不行无情的作用，迥殊是关于容量或保留明锐的用例。”
然则，Hynix 示意，尽管禁受了摩天大楼式堆叠的翻新，但第一代 3D NAND 谋略仍将外围电路保留在一侧。
最终，3D NAND 供应商将外围电路移至 CTF 下。用 SK Hynix 的术语来说，它现在是 Periphery Under Cell (PUC) 层。一方面，“4D NAND”比 CTF/PUC NAND 更短、更酷。另一方面，这最终是 3D NAND 的另一种变体，单元单元面积更小。针对较小占大地积的雷协谋略有不同的商标称号，举例 Micron 的 CMOS under Array (CuA)。
好意思光科技在 2022 年 7 月下旬告示推出 232 层 NAND，并已参加坐蓐，因此取得了吹嘘的本钱。笔据该公司的新闻稿，好意思光示意，其 232 层 NAND 是存储翻新的分水岭，亦然将 3D NAND 坐蓐彭胀到 200 层以上的能力的第一个诠释注解。
好意思光还宣称 业界最快的 NAND I/O 速率为 2.4 Gbps，与上一代产物比拟，每个芯片的写入带宽提高了 100%，读取带宽提高了 75% 以上。此外，232层NAND包含六平面TLC坐蓐NAND，好意思光示意这是总计TLC闪存中每个芯片最多的平面，现货投资况兼每个平面都具有孤苦的读取能力。
业内分析东谈主士合计，这可能是这次公告中最令东谈主印象潜入的部分。由于有六个平面，该芯片的进展就像是六个不同的芯片雷同。
制造：上风与挑战
在早几年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了主题演讲，他预测到 2030 年将出现 1，000 层闪存。这可能听起来令东谈主头晕，但这并不统统是科幻演义。Imec 存储内存样式总监 Maarten Rosmeulen 示意：“相对 NAND 闪存的历史趋势线而言，这一速率照旧放缓。” “若是你望望其他公司，比如好意思光或西部数据，他们在公开声明中建议的内容，你会发现他们的速率以至比这还要慢。不同制造商之间也存在一些互异——看起来他们正在延迟门道图，让它减速速率。咱们征服这是因为守护这个空间的运转需要绝顶高的投资。”
尽管如斯，竞争风险仍然实足高，这些投资是不行幸免的。“前进的主要形貌，主要的乘数，是在堆栈中添加更多层，”Rosmeulen 说。“着实莫得空间进行 XY 收缩并收缩内存空匮。这很难作念到。也许他们会在这里或那处挤压百分之几，将孔放得更近，孔之间的破绽更少等等。但这并不是最大的收益地点。若是你能不竭堆叠更多的层，密度只不错现时的速率显著提高。”
图 2：NAND 制造中的 3D 才调
除了通盘过程的中枢不行幸免的问题以外，进一步堆叠似乎是合理的。
“主要挑战在于蚀刻，因为你必须蚀刻具有绝顶无边宽比的绝顶深的孔，”Rosmeulen 说。“若是你望望上一代的 128 层，这大要是一个 6、7 或 8 微米深的孔，直径仅为 120 纳米傍边，具有极高的纵横比，或者可能更高少量，但并非如斯许多。蚀刻技艺取得了高出，不错一次性蚀刻更深的孔，但速率不会更快。您无法提高蚀刻速率。因此，若是工艺过程以千里积和蚀刻为主，况兼这些工艺才调莫得提高成本效果，那么添加更多层就不再大要灵验地裁汰成本。”
蚀刻也仅仅多个才调之一。“除了蚀刻以外，您还需要用绝顶薄的介电层落魄均匀地填充这个孔，”Synopsys 的 Lin 说。“时时，由于晶圆的化学性质，千里积几纳米的层并谢却易。在这里，他们必须一齐向下才能填满。有亚原子层千里积措施，但仍然具有挑战性。另一个繁多的挑战是压力。若是您构建了如斯多的层并资格一些蚀刻/千里积/清洁/热轮回，则可能会导致局部和全局应力。在局部，因为钻孔后，您需要在通盘堆栈上切出一条绝顶深的沟槽。它变成了一座绝顶高的摩天大楼，而且摇摇欲坠。若是你运转进行一些清洗或其他过程，许多事情都可能发生，导致两座摩天大楼互相倒塌。那么你就失去了收益。通过将如斯多的材料互相重复并切割不同的图案，这可能会产生全局应力并导致晶圆翘曲，这将使其无法在晶圆厂中进行处理，因为晶圆必须是平坦的。
请记取，蚀刻是穿过不同材料层的。
Objective Analysis 的 Handy 示意，三星的贬责决策是创建极薄的层。“这对通盘行业很有用，因为每个东谈主都使用着实疏导的用具来创建这些东西。”
论断
2016年，巨匠指出，由于技艺问题，3D NAND可能会在300层或接近300层时失去能源。这似乎已被今天的严慎乐不雅所取代。
“[SK Hynix 的 238 层之后]我瞻望昔时几年层数将以大致疏导的速率增多，”IBM 的 Pletka 示意。“然则，从技艺角度来看，由于无边宽比蚀刻工艺，增多层数靠近挑战，而且本钱开销也靠近挑战，因为制造芯片的时刻跟着层数的增多而增多。这即是为什么咱们将看到新的缩放标的，通过制作更薄的层、横向缩放（举例更密集地遗弃垂直孔）以及使用更灵验的布局（举例分享位线和逻辑缩放）（举例，使用分栅架构或存储更多每单元位数）。借助这些技艺，瞻望 NAND 闪存的存储密度至少在昔时 5 到 10 年内将不竭以雷同的速率增长。”
其他东谈主也开心。Objective Analysis 首席分析师吉姆·汉迪 (Jim Handy) 示意：“当东谈主们说咱们无法超越这样多层时，这内容上是莫得物理收敛的。” “在半导体边界，老是有东谈主说咱们作念不到。咱们无法进行 20 纳米以下的光刻。现在，他们正在考虑 1 纳米。三星谈到了 1，000 层。20年后，咱们可能会哄笑咱们也曾合计这照旧许多了。”
https://www.tomshardware.com/pc-components/ssds/kioxia-aims-to-mass-produce-1000-layer-3d-nand-by-2031-quadruple-the-current-number-of-layers
https://xtech.nikkei.com/atcl/nxt/column/18/00001/09089/
https://semiengineering.com/is-there-a-limit-to-the-number-of-layers-in-3d-nand/
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